Download - Pemrograman Devais FPGA Pert.1&2
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
1/30
Pemrograman Devais FPGA
(Field Programmable Gate Array)
Veronica Ernita K.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
2/30
Apa itu FPGA?
FPGA adalah suatu IC program logic dengan
arsitektur seperti susunan matrik sel-sel logika
yang dibuat saling berhubungan satu sama lain.
Memiliki jalur
jalur I/O FPGA yang memadai.
Mempunyai banyak gate: 5000 s/d juta-an gate
Kecepatan ~100 MHz
Memiliki sifat Programmable tapi, bersifat
Volatile.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
3/30
Programmable
User dapat memakai IC digital secara berulang-
ulang untuk menyesuaikan program yang akan
didownload ke dalam FPGA.
Volatile
Jika listrik mati maka secara otomatis fungsi
FPGA akan hilang, artinya data yang telahdiproses dan didownload akan hilang
semuanya.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
4/30
Mengapa menggunakan FPGA?
Memiliki kemampuan untuk menangani beban
komputasi yang begitu berat.
Menghilangkan tugas-tugas intensif dari
Digital Signal Processing.
Kustomisasi arsitektur agar sesuai dengan
algoritma ideal.
Mengurangi biaya sistem.
Efisiensi biaya.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
5/30
Teknologi FPGA berawal dari?
PROM (Programmable Read Only Memory)
EPROM (Erasable Programmable Read Only
Memory)
EEPROM (Electrically Erasable Programmable
Read Only Memory)
FLASH
SRAM (Static Random Access Memory)
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
6/30
Teknologi yang berhubungan dengan
FPGA Transistor,
IC (Integrated Circuit),
SRAM (Static Random Access Memory),
DRAM (Dynamic Random Access Memory),
SPLD (Simple Programmable Logic Devices),
CPLD (Complex Programmable logic Devices),
ASIC
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
7/30
Programmable Logic Device (PLD)
PLD adalah chip general-purpose yang digunakan
untuk mengimplementasikan rangkaian logika
(kombinasional).
PLD merupakan komponen elektronik yang dapat
digunakan untuk membangun rangkaian digital
sesuai dengan keinginan perancang. PLD
menghubungkan beberapa gerbang logika yang
diatur oleh perancang hardware.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
8/30
Programmable Logic Device (PLD)
Berdasarkan jumlah gerbang logika yang dimiliki, PLD
dapat dibagi atas tiga tipe,
PLD
SPLD
PLA PAL
CPLD FPGA
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
9/30
Simple Programmable Logic Devices
(SPLD)
SPLD merupakan alat dengan gerbang AND yang
dihubungkan dengan gerbang OR atau gerbang lain
yang sejenis.
Gerbang-gerbang ini dapat diatur sedemikian rupa
oleh pemakai.
SPLD dapat diprogram dengan fusible link, antifuse,
EPROM, EEPROM, atau flash.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
10/30
PLA (Programmable Logic Array)
Merupakan pengembangan pertama dari PLD.
Struktur PLA:
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
11/30
Skematik PLA
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
12/30
Programmable Array Logic (PAL)
Di PLA, plane AND dan OR keduanya programmable.
Programmable Array Logic (PAL), lebih sederhana:
Plane OR tetap.
PAL lebih mudah untuk dimanufaktur dan dapat
beroperasi lebih cepat daripada PLA.
Struktur ini paling banyak digunakan di aplikasiyang menggunakan programmable device
sederhana.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
13/30
Skematik PAL
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
14/30
Programmable Array Logic (PAL)
Device PAL mempunyai rangkaian tambahan di keluarantiap gerbang OR untuk menyediakan fungsional tambahan:
Macrocell: gerbang OR dikombinasikan dengan
rangkaian tambahan.
PAL = plane AND + macrocell
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
15/30
Complex Programmable Logic Device
(CPLD)
CPLD adalah gabungan dari beberapa SPLD
yang dihubungkan oleh Programmable
Switching Matrix.
Jadi, CPLD merupakan sebuah programmable
logic device dengan kompleksitas antara
Programmable Array Logic (PAL) danFPGA.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
16/30
Karakteristik CPLD
CPLD memiliki sifat non-volatile yang diadopsi
dari PAL.
Memiliki banyak gerbang yang diadopsi dari
FPGA, meskipun gerbang PAL tidak sebanyakFPGA.
Jumlah gerbang yang terdapat pada IC CPLD
berkisar antara ribuan sampai ratusan ribugerbang logika.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
17/30
Arsitektur CPLD
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
18/30
Logic Block memiliki macrocell yang terdiri
dari sebuah SPLD dan sebuah flip-flop.
I/O Block merupakan bagian pada CPLD
yang digunakan sebagai interface datayang akan masuk dan keluar pada CPLD.
Programmable Interconnect digunakansebagai penghubung antar macrocell atau
antara macrocell dengan I/O Block.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
19/30
Application-Specific Integrated Circuit
(ASIC)
ASIC adalah IC yang hanya digunakan pada keperluan
tertentu , kompleksitas IC ini cukup tinggi jadi tidak
muat pada CPLD .
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
20/30
Field Programmable Gate Array
(FPGA)
Untuk mengimplementasikan rangkaian yang lebih besar
lagi, digunakan tipe IC yang dapat mempunyai kapasitas
logika yang lebih besar:
Field Programmable Gate Array (FPGA)
Tidak berisi blok AND dan OR.
Tapi, berisi array blok logika dan jalur interkoneksi antar
blok.
Jalur interkoneksi disusun sebagai kanal routing secarahorisontal dan vertikal yang berisi programmable switch.
Dapat mengimplementasikan fungsi logika dengan jumlah
gerbang ekivalen jutaan.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
21/30
Field Programmable Gate Array
(FPGA)
Terdiri dari:
Configurable Logic
Blocks (CLB). Input/Output Blocks
(IOB).
Programmable Switch
Matrix (PSM)
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
22/30
Configurable Logic Blocks (CLB)
CLB merupakan blok untuk membangun
komponen-komponen combinational/sequential.
Untuk dapat membentuk CLB dibutuhkan truth
table dalam membangun jalur logika.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
23/30
Input/Output Blocks (IOB)
IOB merupakan blok yang digunakan untuk
mengirimkan sinyal keluar dari chip dan
sekaligus membaca sinyal yang masuk ke
dalam chip.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
24/30
Programmable Switch Matrix (PSM)
PSM merupakan penghubung yang bisa diatur
sedemikian rupa untuk menghubungkan antar CLB
dan CLB dengan IOB secara horizontal maupun
secara vertikal. Dapat mengeluarkan fan out (kemampuan untuk
mengirimkan data ke banyak sumber untuk dijadikan
input sekaligus) untuk multiple output.
Jadi, output dari CLB yang satu dapat dihubungkan ke
input CLB yang lain melalui multiple PSM.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
25/30
Proses Pemrograman pada FPGA
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
26/30
Design Entry
Text Entry menggunakan
VHDL (Verylog Hardware
Definition Language)
Schematic Entry
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
27/30
Functional Simulation
Tujuan: memastikan rancangan rangkaian logika
bekerja sesuai keinginan dengan input waveforms
yang digunakan.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
28/30
Synthesis
Optimasi rangkaian logika dalam penggunaangerbang.
Menghasilkan netlist yang merupakan daftar
connection yang mendeskripsikan komponen dan
keterhubungan komponen tersebut.
Implementation
Meliputi: mapping, placing, and routing rancangansehingga dapat diimplementasikan ke IC FPGA sesuai
arsitekturdan konfigurasipin IC FPGA tersebut.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
29/30
Timing Simulation
Verifikasi rangkaian apakah sudah bekerja
pada frekuensi yang diinginkan dan tidak ada
propagation delay.
-
7/21/2019 Pemrograman Devais FPGA Pert.1&2
30/30
Device Programming
Membuat bitstream yang merepresentasikan
rancangan akhir dan akan dikirim ke target
device.