Permasalahan :Lakukan sintesa dan simulasi terhadap rangkaian N-Bit Comparator pada buku "Introduction to Digital Design Using Digilent FPGA Boards - Block Diagram / VHDL Examples" halaman 82: 1. Bandingkan hasil sintesis yang berupa rangkaian RTL dan Technology - berikan penjelasan secukupnya; 2. Lakukan simulasi fungsional untuk minimal 3 kondisi masukan: a. lebih kecil, b. lebih besar dan c. sama dengan.

Penyelesaian :

1. KomparatorRangkaian komparator adalah salah satu jenis penerapan rangkain kombinasional yang mempunyai fungsi utama membandingkan dua data digital. Komparator terdiri dari:1. Non-Equality ComparatorMerupakan rangkaian logika yang memberikan keadaan output tinggi jika keadaan input-inputnya berbeda.2. Equality ComparatorMerupakan rangkaian logika yang memberikan keadaan output tinggi jika keadaan input-inputnya sama.Berdasarkan hal diatas, maka hasil pembandingan tersebut adalah sama (equal), lebih dari (greater than), atau kurang dari (less than). Dari dua data digital yang terdiri dari 1 bit yang dibandingkan, kemudian dapat diperluas menjadi dua data digital yang terdiri dari lebih dari 1 bit. Pada alat elektronik, comparator adalah alat untuk membandingkan dua tegangan atau arus yang dihubungkan dengan indikasi output yang lebih besar. 1. Implementasi dan Simulasi N-Bit Comparator pada FPGA Xilinx Spartan 6N-Bit Komparator ini disimulasikan pada device FPGA Xilinx Spartan 6 (xc6slx16-csg324) yang akan dibantu dengan tools ISE (Integrated Software Environment). Adapun skema simulasi yang dilakukan adalah sebagai berikut:

Gambar 1. Skema Metodologi Desain Sistem Digital Menggunakan ISE

Adapun penjelasan dari masing-masing tahapan desain diatas adalah :1. Entry DesainPada tahapan ini dilakukan pemrograman dengan menggunakan HDL (Hardware Description Language) untuk memenuhi kebutuhan fungsional dan kostrain dari sistem. Bahasa pemrograman yang dapat digunakan diantaranya VHDL, Verilog, dan Altera HDL. Hasil atau bentuk dari tahap ini adalah kode program atau skematik.2. Sintesis Desain Pada tahapan ini dilakukan pembangkitan skematik RTL (Register Transfer Level) sesuai dengan teknologi yang digunakan (misalnya Xilinx FPGA).3. SimulasiPada tahapan ini dilakukan pengujian terhadap input dan output dari rangkaian yang telah dibuat.

3.1 Entry Desain N-Bit ComparatorPada tahapan ini dilakukan pemroraman HDL dengan menggunakan bahasa pemrograman VHDL. Berikut ini merupakan deskripsi struktural dan perilaku sistem dari komparator yang akan dibuat terlihat seperti gambar berikut :

Komparator(4 bit) X GT EQ Y LT

Gambar 2. Skema Komparator 4-BitInput : X : merupakan inputan pertama yang akan dibandingkan Y : merupakan inputan kedua yang akan dibandingkanOutput : GT : jika nilai X lebih besar daripada nilai Y, maka nilai GT akan bernilai 1 EQ : jika nilai X sama dengan nilai Y, maka nilai EQ akan bernilai 1. LT : jika nilai X lebih kecil daripada nilai Y, maka nilai LT akan bernilai 1.

Perilaku Sistem : Jika nilai X lebih besar daripada nilai Y, maka nilai GT = 1, EQ = 0, dan LT = 0. Jika nilai X sama dengan nilai Y, maka nilai GT = 0, EQ = 1, dan LT = 0. Jika nilai X lebih kecil daripada nilai Y, maka nilai GT = 0, EQ = 0, dan LT = 1.

Setelah deskripsi struktural dan perilaku sistem telah didefinisikan, maka langkah selanjutnya adalah membentuk top level module untuk melakukan implementasi dari deskripsi struktural dan perilaku sistem yang telah didefinisikan diatas. Top level module dapat dibentuk dengan dua cara yaitu dengan membuat kode program ataupun dengan bentuk skematik. Pada pengimplementasian komparator n-bit ini, top level module diimplementasikan dalam bentuk kode program. Penggunaan kode program dapat mempermudah dalam melakukan perubahan terhadap komparator. Misalkan, jika terdapat perubahan terhadap jumlah bit pada inputan komparator, maka perubahan dapat dilakukan hanya dengan mengubah kode program, berbeda halnya jika perubahan terjadi pada rancangan skematik yang harus merubah rancangan dan mengkonfigurasi ulang seluruh rancangan yang telah dibuat sebelumnya.Berikut ini merupakan kode program yang digunakan dalam pengimplementasian komparator n-bit :

library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity comparator isgeneric (N:integer := 4); Port ( X : in STD_LOGIC_VECTOR(N-1 downto 0); Y : in STD_LOGIC_VECTOR(N-1 downto 0); GT : out STD_LOGIC; EQ : out STD_LOGIC; LT : out STD_LOGIC);end comparator;architecture comparator of comparator isbeginprocess (X,Y)beginGT GT, EQ => EQ, LT => LT );

-- Stimulus processstim_procA: processbeginwait for 10 ns; if (X = Y) thenif(flag = '0') thenx_int := CONV_INTEGER(X) + 1;flag := '1';elsey_int := CONV_INTEGER(Y) + 1;end if;elsif(X > Y)theny_int := CONV_INTEGER(Y) + 1;flag := '1';elsif(Y > X)thenx_int := CONV_INTEGER(x) + 1;flag := '0';end if;X